爱华网quartus问题汇总
http://maider.blog.sohu.com/213016364.html分类：硬件技术2012-04-23 20:261、【问题】Pin Planner 的使用问题：在QuartusII 7.2 ，时序仿真都通过，但是，一旦使用PinPlanner设定引脚后，时序仿真就发生变化，与功能仿真结果不一致，不是理想的结果。使用PinPlanner时要注意些什么问题呢？【解答】如果在没有设定引脚时就进行时序仿真，那么在后仿真就会不准确。因为当设定引脚以后，需要重新进行布局布线，这和没有设定引脚是不同的，因此，布线的改变自然会影响到时序的改变。通常的做法是：先做好所有的设定，生成网表文件和延时文件，再加上激励文件进行仿真，这个时候的仿真结果是最接近实际情况的。通常的pin设定没有特定要求，差分信号是成对的。所以请不要搞错。时钟信号尽量使用专用的时钟引脚；普通I/O没有什么限制，做好时序约束就可以了。2、
【问题】怎样配置cyclone FPGA的管脚功能？【解答】FPGA芯片的引脚分为好多类，有通用IO，有时钟网络，有复位网络，这些引脚的具体功能是在布线时由用户选择的。你可以自由的配置这些引脚的功能，但最好根据芯片的数据手册进行选择，如将时钟配置到专用时钟引脚上，将复位配置到专用复位引脚上，否则会影响最终的布线结果。3、【问题】分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/OBank,Vref Group,I/O standard( 3.3-V LVTTL(default))分别是什么意思，要怎么设置？【解 答】首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IObank上的VCC引入。一个bank上引入3.3VTTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和currentstrength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。
第 二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IObanks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。IOBank会自动填充完毕的。
第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。这里的Group会自动填充为cnt。
第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是FPGA在IO端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你IO口前部的IO区，quartus会自动给你生成一个三态门。
第五个是VrefGroup：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，你可以利用这个vrefgroup来找到某个管脚。（这个是非修改属性）无法修改。4、【问 题】我的理解：IOstandard是根据你所要输入的电平来设置，Group是根据所分配的信号端口自动确定，而每个引脚的IO Bank本身已经确定！另外，分配的引脚所属的IOBank不同有关系吗？引脚的分配除了要考虑专用引脚和用户引脚的区别外，还要考虑什么因素？【解 答】理解是正确的，另外，跨越IObank的信号没有问题。只是注意跨bank的电平是否一致即可。对于跨IObank的延迟对于FPGA而言没有多少延迟。管脚分配呢，你可以看一下quartus里面pin planner内部那张 topview对于每个管脚的说明。大多数管脚是可以当做普通IO使用的。只是有些特殊要求的时候。只可以使用对应的IO，比如差分输入，高时钟输入等等。这个是要参照对应器件的IO手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了IO的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。5、【问题】什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？
【解答】锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。
1)QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulationbecause delay annotation information for design ismissing.
原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（TimingAnalyzer），任务窗格中会有成功标志（对号）。
2)在下载运行的时候，出现下面的错误：
Warning: The JTAG cable you are using is not supported for Nios IIsystems.
You may experience intermittent JTAG communicationfailures withthis cable. Please use a USB Blaster revision B.
在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。
解决：在配置的时候，在run之后，进行配置，选择target connection，在最后一项：NIOS II TerminalCommunication Device中，要选择none（不要是Jtag_uart）如果采用USBBlaster，可以选择Jtag_uart。
之后再run就ok了！
3）Error: Can't compile duplicate declarations of entity"count3" into library "work"
此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。
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1.Found clock-sensitive change during active clock edge at timeon register ""
原因:vector sourcefile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.
措施:编辑vector source file
2.Verilog HDL assignment warning at : truncated with size tomatch size of target (
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
3.All reachable assignments to data_out(10) assign '0',register removed by optimization
原因:经过综合器优化后,输出端口已经不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datainport -- changes to this connectivity may change fittingresults
原因:有9个脚为空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源.如果你的设计中这些端口就是这样用的,那便可以不理会这些warning
5.Found pins functioning as undefined clocks and/or memoryenables
原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了.主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟.
措 施:如果clk不是时钟,可以加“not clock”的约束;如果是,可以在clocksetting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timinganalysis settings...>Individual
clocks...>...
6.Timing characteristics of device EPM570T144C5 arepreliminary
原因:因为MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 ServicePack
措施:只影响 Quartus 的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supportedfor the current device family, but is notenabled
措施:将setting中的timing Requirements&Option-->More TimingSetting-->setting-->Enable Clock Latency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register"|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold时间
措施:在中间加个寄存器可能可以解决问题
9.warning: circuit may not operate.detected 46 non-operationalpaths clocked by clock clk44 with clock skew larger than datadelay
原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施:setting-->timing Requirements&Options-->Defaultrequired fmax 改小一些,如改到50MHZ
10.Design contains input pin(s) that do not drivelogic
原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.
11.Warning:Found clock high time violation at 8.9ns on node'TEST3.CLK'
原因:FF中输入的PLS的保持时间过短
措施:在FF中设置较高的时钟频率
12.Warning: Found 10 node(s) in clock paths which may be actingas ripple and/or gated clocks -- node(s) analyzed as buffer(s)resulting in clock skew
原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜(SKEW).会造成在这个时钟上工作的时序电路不可靠,甚至每次布线产生的问题都不一样.
措施:如果用有两组以上全局时钟的 FPGA 芯片,可以把第二个全局时钟作为另 一个时钟用,可以解决这个问题.
13.Critical Warning: Timing requirements were not met. SeeReport window for details.
原因:时序要求未满足,
措 施:双击Compilation Report-->Time Analyzer-->红色部分(如clocksetup:'clk'等)-->左键单击list path,查看fmax的SLACK REP ORT再根据提示解决,有可能是程序的算法问题
14.Can't achieve minimum setup and hold requirement alongpath(s). See Report window for details.
原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与时钟歪斜有关,一般是由于多时钟引起的
措 施:利用Compilation Report-->Time Analyzer-->红色部分(如clockhold:'clk'等),在slack中观察是hold time为负值还是setup time 为负值,然后在:Assignment-->AssignmentEditor-->To中增加时钟名(from
node finder),Assignment Name中增加 和多时钟有关的Multicycle 和MulticycleHold选项,如hold time为负,可 使Multicyclehold的值>multicycle,如设为2和1.
15:Can't analyze file -- file E://quartusii; D2 g/ w& N6 S* p6 T; W!C/ `8 M
意思就是：, }# Q# _) p) U' @, ]/ ~;b
告诉合成软件你的case几乎是full case，你（designer）可以保证没有列出的case分支是永远也不会发生的。8 r0 a! o- T! h8 l+ O.{
目的：告诉合成软体不用去考虑没有列出的case分支，便于化简。
限制：当然只有synopsys的合成软体可以看懂了！所以不建议用，最好还是用default。
缺点：前后仿真不一致，综合的结果和期望的不一致。
27：Warning: No exact pin location assignment(s)for 16 pins of 16 total pins
定义的管脚没有和外部的管脚连接.
28：Warning:Ignored locations or region assignments to the followingnodes
Warning: Node "78ledcom[4]" is assigned to location or region, butdoes not exist in design
设计中没提到"78ledcom[4]" ，而分配了管脚给它。
说明：有时候运行了TCL脚本文件后需要修改，修改后有一些先前分配的管脚不需要了，如果没有delete，则会出现此提示。
解决办法：assignments->pins，把不用的管脚删除即可（TCL脚本文件里的多余管脚分配语句最好也一起delete）。
PS:到此为止，有错误或警告时按F1查看帮组即可，笨！！！
