爱华网原文链接：http://bbs.hifidiy.net/viewthread.php?tid=306499&highlight为方便在下查阅，转载与此，请原作者见谅。
1. 简单的JITTER 抖动.......
根据国外朋友的测试资料，2706 I2S输出的抖动高达3Kps~，而他们同时测量了另一台CD的光纤输出，经过8414解调之后，却只有167ps，我们可能会怀疑是那颗12MHZ的晶体的问题，老外也做了测试，结果没有太大变化。
做过DAC的都知道，8414里面有个PLL，可以根据SPDIF来还原主时钟MCK，而SPDIF信号则是由源信号时钟提供参考的。
换句话说，源信号的时钟决定了一切。虽然有人在8414那里加个振晶，不过我个人测试结果发现其后果很严重，副作用极大，
首先带来的异步问题就很严重了，稍好的可能声音有点差异，差点的时不时来个爆音，最差的可能全部都爆~
其实时钟还原不是这么用的，只是信号取错了地方，不应该是单独加一个，而是应该从CD的MCK那里引一条时钟线出来供给（注意驱动力的问题，推荐加多一级26C31或74VHC/LS04）
此外还有CPLD的抖动，我朋友做过测试，大概在300-1000ps左右，这个和代码有关，用他来做解调和调制的话，很大程度上依靠代码的效率，所以我还是推荐使用8420（收发一体，我就是用这个），8406，8414这些容易买到的片子做解调和调制
2. ASRC 升频.........
这个东西可以回避抖动的问题，即使加了异步的时钟，也不会导致破音，因为他是根据一段数据进行重新采样的，好比缓存了一段足够得信号，根据ASRC的新时钟信号，对这段信号进行重新采样，所以不会导致破音。
这个东西和OS-DF有个本质的区别，不过DF部分大体是形同的，只是OS-DF的DF部分设计得更为优秀，这个从AD1896和DF1704上面比较就可以知道，即便ASRC的DF和顶级的PCM1794里的DF比，那ASRC也是小儿科的类型，但是这个并不重要，他们之间有个加成的关系，也就是说ASRC的DF和OS-DF或DAC里的DF会有叠加效果。
所谓的不同就是OS部分，OS是通过插入区间来完成的，假如某2点为A-B，OS 4X 就是 AB-AB-AB-AB，8X就是AB-AB-AB-AB-AB-AB-AB-AB,他本质上是没有变化的，而且最重要的是，他是依靠主时钟分频来完成插入，所以当主时钟出现异步时，就会导致OS的工作不正常。
有人说179X的声音都一样衰，其实主要就是DF的问题，当OS越高的时候，抖动越低越好。人们又个误解，说NOS比OS抗抖动，其实是错的，NOS是因为频率低，才对抖动不严格的，OS的话，频率X8，原本100ps的，OS后就可能造成误差的几率就大大增加了....
解决方法有两种，ASRC或2nd PLL,前者上面已经说过了，后者纯粹是为了把MCK的抖动降到最低而设计的（见飞猪的贴）。
用ASRC的话，把48升频到192，声音或许有差异，但是他把信号抬高到了192，DAC只需要进行2倍或不进行OS处理，这样的话，抖动大小完全依靠ASRC的新时钟的性能，所以时钟比较近，切抖动比较小的ASRC就可以部分回避抖动的问题。
完全回避的话，那就是2ndPLL，但是这个东西业余条件下不容易做好，高频数字电路需要考虑的东西太多了，而且元件也必须用最恰当的元件，调试也是一道鬼门关。
源信号的抖动
这里要提及一下74片子，下面要用到，HC的抖动大约在5ps以内，AHC/VHC/LS则是3ps以内，F则更小0.5-1ps。
（F和LS是TTL电平）
首先是因为他们的工作频率上限的原因，其他工艺和设计方向（频率上限）也有关系，所以就算用HC04做驱动，也不需要太在意，特别是SPDIF单线信号的，如果是I2S这种带时钟线的，推荐还是用VHC/AHC这些超高速的。
开头提到的2707的抖动高达3K，假如我们在这里用分频器把它抖动降到100-200的话（2707用即使PLL生成了比较稳的主时钟，BCK和WS之间也无法解决，不过肯定要比原来的好......这个是100%确定），或许PC-HIFI真的会到来。
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回帖："把48升频到192，声音或许有差异"
固然对高比特高采样的数码母带有优势,但网上大部分还是44.4k的cd转压成的ape,对于这部分升频后处理声音会影响大否.
卡答贴：差异不会很大............估计也只是听惯那首歌的人才会懂~~~~
无论是SRC还是ASRC，都是经过重新采样的.......但是非整数倍下的变化肯定会大过整数倍下的变化
简单的说44.1转192的各个方面肯定不如48转192的........
但是差别也只有一丁点，打比方的话，就是24 44.1转24 192 会损失半位到一位的精度~只有23~23.5 bit192
不过这个是微乎极微的， 因为我们DIY的机器，光是电源的噪声就可以把DAC的性能限制在22bit以下.........
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回帖：既然：44.1转192的各个方面肯定不如48转192的........
那如果采用2nd pll+SRC的方案（挺复杂的了），和采用TXCO+ASRC方案，哪一个更值得一试呢？
卡答贴：2nd pll+SRC ！ 和ASRC差别只有两点
1. 前者各方面都更好
2. 前者各方面都更麻烦
SRC的DF和 DF或DAC的DF 效果可以加成............
简单的说，8420+1541铁定超7220+1541
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卡：不要相信那些振晶........
高精度的还是找厂家的代理要，既然用到那么高精度的了，也不在乎那些钱了。
在我这里，15ppm的和2ppm的都有（网上买的），没有啥子差别，而且PPM是代表什么数值的单位也没说.....
与其最求那么准的，还不如追求好的
用ASRC的厂家都是这样想的........既然我无法同步，那么我就异步~~~~~
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卡：搞了那么久，又发现新花招
以后看这里就行了，第一页的不用看了，我自己也不记得写了什么。
首先我还是解释下I2S的三条线和时钟线的作用
LRCK，也就是WS，除了划分左右通道外，还作为使能信号控制输出点信号。
BCK，主要是给接收元件一个触发，可以是边沿触发也可以是电平触发。
DATA，串行信号
MCK，也叫SCLK，系统时钟，一般是WS的128，256，384，512倍，主要用于数字信号的处理
好了，除开MCK不看，我们来看下BCK和DATA的关系：
在边缘触发或电平触发的时候，只要正对住所需要的信号值就可以了，为了符合要求，一般是1个BCK周期对应一个信号值，所以无论你是上升或下降沿触发或高或低电平触发，都可以读出有效制。因为相对触发瞬间来说，信号值是比较长的一段时间，所以正确的读出来是很简单的，况且BCK和DATA都是对应的。
对于WS来说，则比较重要了，假设我们已经读出了正确值，现在就等WS使能输出信号了，WDCK信号的LE也是如此，只是WDCK信号的LE不用区分左和右声道，他们的左右声道是分开的。如果说WS的信号只是稍微比实际的延迟一点还好说，基本问题不大。但是主要问题在于他的脉宽变化，搀杂了其他的信号，使得信号的边沿变化，会造成读取设备的使能位置变化不定，假设占空比由在±3%之内变化，那么输出使能的时间也将影响那一段输出信号存在时间的长短，最终就会使引起线形失真。
对于NOS来说，几百PS的抖动根本不成问题：1.自身失真可以掩盖，2.信号噪音也可以掩盖，3.频率低，WS占空比变化不大，而对于OS来说，这里又引出一个MCK系统时钟的问题。
假设我的MCK有200ps的占空比抖动，因为有PLL的缘故，我的WS也不会太高，对于44100HZ的信号来说，3200PS的抖动也不过是4.8E-5的占空比变化，很微不足道。
但是对于ASRC和DF来说，他们输出的信号是由MCK分频得来的，所以MCK的抖动会对分频得到的WS或LE有一定程度的影响，同样是3200PS的抖动，却有1.5%的变化，相对来说就比较大了，如果我告诉你，一般DF输出的是8X，ASRC输出的是4X，那么占空比变化则依然有1.22%和0.82%的占空比变化。
所幸的是，现在的接收片子，只要是主流，基本都在250以下，偶尔也见250-600的，但那也比3200小好多。
所以，只要让MCK的抖动能降下来，有相对稳定的占空比，就好了，不必苛求其他几个信号的同步。
比起走线引起的抖动来说，时钟生成器的频偏和锁相环的处理显得更为重要。CD机如果用了不够自重的垃圾
晶体，那么造成时间上的变化，就越发显著，和磁带一样，快则亮，慢则暗，虽然500ppm的变化不会相磁带一样，但是也会造成输出信号的变化，波形也会变化。而不良的锁相环也会导致占空比变化异常，高频显著变化。
现在的接收芯片，PLL大多是对<100khz进行优化的，比如CS841696K可以低达45PS,48K也才122，但192K却高达2XX，如果不优化，那么48K更是高达500PS，和YM3613无异，而新片CS8422自带ASRC，却没有优化PLL，其代价就是高达200PS的抖动（非平衡下500PS）。
除了RCVCO的，也有用外置晶体的WM8804，8805，这个就更考设置了，虽说也可以达到50PS的低抖动，但是默认却是关闭192K接收的，很难让人不怀疑他在192KHZ下抖动是否也和CS8416差不多。
这一切都是厂家在作祟，我们可以做的，就是为了那几个PS奋斗，比如一个好的电源，可以让9001的抖动降到39ps，而一个不好的电源，则可以让9001的抖动加大1000倍.......当你怀疑模拟部分的时候，是不是先把数字部分的电源搞好呢？
当然，如果你用了抖动清除技术也是可以降低5-8的，而前提是你还是需要好电源以及稳定的晶振。
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