爱华网Synopsys工具简介(一)(TOMEDA提供以下相关学习平台及资料)
Synopsys的产品线覆盖了整个IC设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。公司主要开发和支持基于两个主要平台的产品， Galaxy设计平台和Discovery验证平台。这些平台为客户实现先进的集成电路设计和验证提供了整套综合性的工具。
Synopsys解决方案包括：
· System Creation(系统生成)
· System Verification and Analysis(系统验证与分析)
· Design Planning(设计规划)
· Physical Synthesis(物理综合)
· Design for Manufacturing(可制造设计)
· Design for Verification(可验证设计)
· Test Automation(自动化测试)
· Deep Submicron, Signal and Layout Integrity(深亚微米技术、信号与规划完整性技术) · Intellectual Property and Design Reuse Technology(IP 核与设计重用技术)
· Standard and Custom Block Design(标准和定制模块设计)
· Chip Assembly(芯片集成)
· Final Verification(最终验证)
· Fabrication and Packaging(制造与封装设计工具)
· Technology CAD(TCAD)(工艺计算机辅助设计技术)
主要包括以下工具：
1.VCS( verilog compiled simulator )
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。VCS 2009.12 Linux 验证库建立在经实践验证的DesignWare验证IP的基准上，并添加了对Synopsys的参考验证方法学（RVM）和本征测试平台的支持，能够实现覆盖率驱动的测试平台方法学，而且其运行时间性能提高了5倍。 VCS 2009.12 Linux 验证库是业界范围最广的基于标准的验证IP产品组合，可以方便地集成到Verilog、SystmVerilog、VHDL和Openvera的测试平台中，用于生成总线通信以及协议违反检查。监测器提供了综合全面的报告，显示了对总线通信协议的功能覆盖率。VCS验证库的验证IP也包含在DesignWare库中，或作为独立的套件购买。主要优势：
● 业界范围最广的IP产品组合；
● 采用VCS & Pioneer NTB时，仿真性能有显著的提高；
● 可充分进行配置，达成对测试的更好控制和更快的开发测试易于使用的界面，并且提供测试平台示例，加快学习速度，并加速测试平台的开发过。
2.DC( Design Compiler )
Design Compiler为Synopsys公司逻辑合成工具。DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。DC是十多年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。Synopsys发布的最新版Design Compiler综合解决方案--Design Compiler。新版本扩展了拓扑技术，以加速采用先进低功耗和测试技术的设计收敛，帮助设计人员提高生产效率和IC性能。拓扑技术可帮助设计人员正确评估芯片在综合过程中的功耗，在设计早期解决所有功耗问题。此外，还支持Design Compiler中新的测试压缩技术，在实现高质量测试的同时，减少测试时间和测试数据量超过100倍，并减少后续物理实现阶段由于测试电路带来的可能的布线拥塞。 新的Design Compiler采用了多项创新综合技术，如自适应retiming和功耗驱动门控时钟，性能较以前版本平均提高8%，面积减少4%，功耗降低5%。此外，Synopsys Formality等效检测解决方案得到了增强，能够独立、彻底地验证这些技术，因此设计者无需舍去验证就可以实现
更高的性能。
美国加利福尼亚州山景城，2010年4月6日--全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司(Nasdaq:SNPS)日前宣布：该公司在其Galaxy?设计实现平台中推出了最新的创新RTL综合工具Design Compiler? 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”;将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。
3.ICC( IC Compiler )
IC Compiler是Synopsys新一代布局布线系统（Astro是前一代布局布线系统），通过将物理综合扩展到整个布局和布线过程以及签核驱动的设计收敛，来保证卓越的质量并缩短设计时间。上一代解决方案由于布局、时钟树和布线独立运行，有其局限性。IC Compiler的扩展物理综合(XPS)技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。IC Compiler采用基于TCL的统一架构，实现了创新并利用了Synopsys的若干最为优秀的核心技术。作为一套完整的布局布线设计系统，它包括了实现下一代设计所必需的一切功能，如物理综合、布局、布线、时序、信号完整性(SI)优化、低功耗、可测性设计(DFT)和良率优化。Synopsys发布的新一代布局布线解决方案--IC Complier。新版ICC运行时间更快、容量更大、多角/多模优化(MCMM)更加智能、而且具有改进的可预测性，可显著提高设计人员的生产效率。同时，新版本还推出了支持45nm、32nm技术的物理
设计。IC Compiler正成为越来越多市场领先的IC设计公司在各种应用和广泛硅技术中的理想选择。新版的重大技术创新将为加速其广泛应用起到重要作用。IC Compiler引入了用于快速运行模式的新技术，在保证原有质量的情况下使运行时间缩短了35%。新技术将16Gb平台的容量增加到接近1,000万门，有助于用户实现更大的模块划分。新版增加了集成的、层次化的设计规划的早期介入，有助于用户高效处理一亿门级的设计。提高生产能效的另一个关键在于物理可行性流程，它能够使用户迅速生成和分析多次试验布局，以确定具体实现的最佳起始值。
Synopsys工具简介(二)(TOMEDA提供以下相关学习平台及资料)
主要包括以下工具：
4.PT( PrimeTime )
PrimeTime是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。Galaxy? 设计平台中的时序验证核心工具--PrimeTime?的最新版本凭借其
