栅氧化层 tddb 深亚微米CMOS器件中栅氧化层的经时击穿行为(TDDB)及其机理研究

　　摘要：本论文的主要目的是通过研究深亚微米集成电路器件中栅氧化层可靠性，利用笔者所在公司不同技术代工艺制造的器件深入探讨栅氧的经时击穿行为（TDDB）及其损伤机理，从而探索器件栅氧化层退化规律，获得其有效寿命的精确测定。

　　 随着工艺技术的发展，器件的线宽不断缩小，使得芯片集成度上升，成本下降以及器件拥有较大的驱动电流。但随之而来的超薄氧化层所造成的漏电流的增加在可靠性方面产生了严重的问题。当器件沟道长度缩小至0.18μm，栅极氧化层在3 nm左右，此时器件栅氧化层的击穿机理已经与较厚氧化层器件的大不一样，外推获得氧化层寿命的经验模型是采用E模型还是1/E模型，都是目前普遍关注的问题。本文分析了上述两种模型各自的优缺点和适用范围，同时进行了大量实验测试，对汇集的数据进行了分析整理，发现了一些内在的特定的深层次机理，而这些机理是在目前国内国际同行研究结果所没有的。相信本论文能够给业界同行开展相关工作时提供明确信息，同时也希望引发更广泛、更深入的讨论，使得这一难题最终被完全解决。
　　关键词：TDDB；可靠性，F-N 隧穿电流；电荷泵
　　
　　1引言
　　
　　 MOS晶体管中的栅氧化层是由硅衬底在高温下氧化形成的，这层SiO2膜是一种具有1015Ω・cm左右的高电阻率的绝缘膜，当外加电场大于6 MV/cm时，会产生Flowler-Nordheim（F-N）隧穿电流。随着超大规模集成电路的集成度不断提高，其MOS栅长已进入深亚微米阶段，作为介质层的栅氧化层厚度也不断减小。当前0.25μm工艺的栅氧化层厚度为4~5 nm，而如果到了0.18μm工艺时，栅氧化层的厚度将仅为2~3 nm。当电源电压为1.3 V时，二氧化硅膜上的电场就有大于6 MV/cm而产生击穿，从而必须考虑绝缘击穿对MOS氧化层质量的影响。绝缘击穿分为两种情况，一种是氧化层加上电压立即短路的瞬时绝缘击穿（Time-zero dielectric breakdown，TZDB）；另一种是氧化层连续加上适当的电压后才产生短路的经时绝缘击穿（Time-dependence dielectric breakdown，TDDB）。相比较而言，TDDB作为一种主要的薄栅氧化层（厚度小于20 nm）质量评测方法在企业与实验室中得到了更为广泛的应用。
　　
　　2MOS晶体管栅氧的可靠性
　　
　　人们自70年代初开始研究TDDB的本征击穿机理，但是，真正能精确描述栅氧化层击穿的完整模型至今仍未找到，很多模型的物理机制仍与实验结果存在着矛盾。二十多年来人们提出了近10个模型试图解释栅氧化层的击穿，但最为流行的不外乎E模型和1/E模型。
　　在传统模型的运用中，我们发现，由于模型的实用性和局限性的影响，导致在真正栅氧评价中会碰到不少难题和需要修正的地方：
　　 传统模型外推氧化膜寿命时需要大量测试，会消耗大量的成本和时间，必定会延缓技术、产品面世的时间，降低产品的竞争力，甚至会被淘汰，让所有产品开发的努力付诸东流。
　　 传统模型只关注击穿时间分布，而不考虑TDDB过程特性，例如厚氧化膜在高电压状态下会经历一个隧穿电流很大，但仍然未击穿的状态，此时器件已经不可能正常工作，而传统模型不能外推这个状态。这是氧化膜电子运动规律造成的，因此需要新的模型准确刻画。
　　 潜在突破点：在TDDB测试过程中，不同的氧化膜表现出来的测试曲线完全不同：厚栅氧会有一个波峰出现，然后Ig再慢慢变小，最后击穿（见图1）；稍微薄一些的栅氧的Ig缓慢持续下降直至击穿（参见后面5 V栅氧TDDB测试）；超薄的栅氧在TDDB测试过程中Ig缓慢增加直至击穿（见图2）。这些特征就是载流子在栅氧中竞争运动造成的，所以需要通过试验和研究来了解空穴和电子在氧化膜中碰撞产生电荷陷阱以及固定电荷的规律，分析不同技术代氧化膜击穿行为的不同点寻找潜在本质规律，挖掘栅氧化层随时间退化的内在物理机理。以上工作都需要通过更仔细的研究来获得氧化膜更准确的模型。
　　
　　3不同技术代氧化膜的评价
　　
　　 3.1不同厚度NMOS栅氧击穿试验
　　试验水准如表1所示。本实验采用的仪器是HP4156B、HP4284、HP8110。
　　 工作电压为5 V的MOS器件栅氧（155 ?�）进行V斜坡测试的击穿电压为-22 V，选用-19 V作为恒压做TDDB测量，并在应力分别施加0 s、1 s、3 s、5s、10 s、20 s、50 s、100 s、200 s、500 s、1000 s后测量其C-V特性曲线（频率1 MHz，交流幅值0.025 V）。工作电压为13.5 V的MOS器件栅氧（360 ?�）进行V斜坡测试的击穿电压为-41 V，选用-36.5 V作为恒压作TDDB测量，并在应力分别施加0 s、1 s、3 s、5 s、10 s、20 s、50 s、100 s、200 s、500 s、1000 s后测量其C-V特性曲线（频率10 kHz，交流幅值0.025 V，），观察氧化膜内部缺陷的状态变化。它们的测量结果如图4（a），图4（b）和图5（a），图5（b）所示。
　　 工作电压为5 V的MOS器件栅氧（155 ?�）进行V斜坡测试的击穿电压为-22 V，选用-19 V作为恒压做TDDB测量，并在应力分别施加0 s, 1 s、3 s、5s、10 s、20 s、50 s、100 s、200 s、500 s、1000 s后测量其C-V特性曲线（频率1 MHz，交流幅值0.025 V）。工作电压为13.5 V的MOS器件栅氧（360 ?�）进行V斜坡测试的击穿电压为-41 V，选用-36.5 V作为恒压作TDDB测量，并在应力分别施加0 s、1 s、3 s、5 s、10 s、20 s、50 s、100 s、200 s、500 s、1000 s后测量其C-V特性曲线（频率10 kHz，交流幅值0.025 V，），观察氧化膜内部缺陷的状态变化。它们的测量结果如图3（a），图3（b）和图4（a），图4（b）所示。
　　 我们从C-V及CP曲线上可看出：
　　 由于高应力对氧化膜1 s的损坏，让C-V的Cmin迅速向右移动，将让该栅氧的NMOS Vt 　　 C-V曲线底部变得平坦，主要是由于大量界面态的产生，而之后平坦程度不再大幅度增加，说明界面态在应力刚开始施加阶段就基本产生。这一点我们也可以从CP曲线得到证明：Icp的峰值在1 s内提高了2个数量级。
　　 C-V及CP曲线的左右移动，表面内部正负电荷有一个竞争的过程，导致内部电场发生改变。
　　 由于两种氧化膜的上电极都是同等掺杂浓度的N+多晶硅，下电极是P阱，所以功函数一致，因此Vfb大约都是1.2 V左右。
　　 从C-V曲线上还可以看出该栅氧对应的NMOS晶体管的Vt即C-V曲线的最低点，当加了负的应力后，初始阶段Vt变成负的，NMOS晶体管变成一个耗尽型晶体管。
　　 随着氧化膜的增厚，Dit饱和所需要的时间也增加，数量也更多，但在最后都趋于饱和，见图3（d）和图4（d），所以反映在器件上面就是Vt、开态电流Ion、跨导Gm的漂移量也会趋于饱和。
　　
　　3.2 新的机理模型――内建电场模型
　　在大量的工作实践中，我们发现E模型和1/E模型在计算氧化膜寿命时，只是对最终的氧化膜寿命有一个统计的分析，对于在氧化膜使用过程中电荷积累的中间状态不能描述；而现在急切需要一种新的模型，能够定性地刻画氧化膜在应力状态下的漏电状态、界面态密度和电荷陷阱，从而让我们能更深刻地认识氧化膜损伤的过程。

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